IP核

PLL 的英文全称是 Phase Locked Loop，即锁相环， 是一种反馈控制电路。
时钟管理单元 CMT如下图。

MMCM/PLL 的参考时钟输入可以是 IBUFG(CC)即具有时钟能力的 IO 输入、区域时钟 BUFR、全局时
钟 BUFG、 GT 收发器输出时钟、行时钟 BUFH 以及本地布线（不推荐使用本地布线来驱动时钟资源）。
BUFG/BUFH/CMT 在一个时钟区域内的连接框图如下图所示。MMCM如下图