verilog中的3种for循环的写法
循环 for 写法 Verilog
2023-09-27 14:27:11 时间
直接进入正题,对于for循环的三种循环做以下介绍:
for循环用于例化多个模块
注意点:
(1)例化模块在for循环内部
(2)for循环需加名字
(3)genvar 定义在generate外面,可以全局使用(不推荐使用,最好一个generate for,对应一个循环变量)
for循环写多个always块或者写多个assign语句4
注意点:
(1)always块在for循环内部
(2)for循环需加名字
(3)genvar 定义在generate外面,可以全局使用(不推荐使用,最好一个generate for,对应一个循环变量)
其实这个for循环类似第一个。
for循环在一个always块中对写多条类似语句
注意点:
(1)循环变量类型为integer
(2)always块需要加名字,for不用加名字。
小贴士:
generate for中支持data[3i+8:3i],但是单纯for循环,即第三种不支持这种写法,可改为data[3i+:8]。
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