堵塞和非堵塞对于软件和硬件概念是一致的：

对于软件：

简单点说:

堵塞就是干不完不准回来，   
非堵塞就是你先干，我现看看有其它事没有。完了告诉我一声

我们拿最经常使用的send和recv两个函数来说吧... 
比方你调用send函数发送一定的Byte,在系统内部send做的工作事实上仅仅是把传输数据(Copy)到TCP/IP协议栈的输出缓冲区,它运行成功并不代表数据已经成功的发送出去了,假设TCP/IP协议栈没有足够的可用缓冲区来保存你Copy过来的数据的话...这时候就体现出堵塞和非堵塞的不同之处了:对于堵塞模式的socket send函数将不返回直到系统缓冲区有足够的空间把你要发送的数据Copy过去以后才返回,而对于非堵塞的socket来说send会马上返回WSAEWOULDDBLOCK告诉调用者说:"发送操作被堵塞了!!!你想办法处理吧..." 
对于recv函数,相同道理,该函数的内部工作机制事实上是在等待TCP/IP协议栈的接收缓冲区通知它说:嗨,你的数据来了.对于堵塞模式的socket来说假设TCP/IP协议栈的接收缓冲区没有通知一个结果给它它就一直不返回:耗费着系统资源....对于非堵塞模式的socket该函数会立即返回,然后告诉你:WSAEWOULDDBLOCK---"如今没有数据,回头在来看看"

扩展:

对于硬件：

1、堵塞赋值操作符用等号(即 = )表示。

“堵塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句运行完毕才干运行。并且堵塞赋值能够看成是一步完毕的。即：计算等号右边的值并同一时候赋给左边变量。

比如：

当运行“x=next_x;”时，x会马上的到next_x的值。而下一句“y=x;”必须等到“x=next_x;”运行完成才干被运行。

因为这两条语句都没有延迟（相当于导线）。导致他们的等价语句为“y=next_x;”。

赋值是实时的,计算完右面的立即赋值给左边的,然后再运行下一句,操作时串行的,且在一个alway内完毕。

2、非堵塞赋值操作符用小于等于号 (即 <= )表示。

“非堵塞”是指在进程语句（initial和always）中，当前的赋值语句不会阻断其后的语句。非堵塞语句能够觉得是分为两个步骤进行的：

①计算等号右边的表达式的值,(我的理解是：在进入进程后。全部的非堵塞语句的右端表达式同一时候计算。赋值动作仅仅发生在顺序运行到当前非堵塞语句那一刻)。

②在本条赋值语句结束时，将等号右边的值赋给等号左边的变量。

比如：

当运行“x<=next_x;”时。并不会阻断语句“y<=x;”的运行。

因此。语句“y<=x;”中的x的值与语句“x<=next_x;”中的x的值不同：语句“y<=x;”中的x是第一个D触发器的初值（Q0）。

而语句“x<=next_x;”中的x的值是D触发器经过一个同步脉冲后的输出值（Q1）。基于此这个进程产生了与堵塞赋值进程截然不同的结果，即：产生了移位寄存器的效果，next_x à x à y。

简单理解就是，堵塞赋值是按需运行，非堵塞赋值是并行运行。

为了更好地理解上述要点，我们须要对Verilog 语言中的堵塞赋值和非堵塞赋值的功能和运行时间上的区别有深入的了解。为了解释问题方便以下定义两个缩写字：

RHS – 方程式右手方向的表达式或变量可分别缩写为： RHS表达式或RHS变量。 LHS – 方程式左手方向的表达式或变量可分别缩写为： LHS表达式或LHS变量。

IEEE Verilog标准定义了有些语句有确定的运行时间，有些语句没有确定的运行时间。若有两条或两条以上语句准备在同一时刻运行，但因为语句的排列次序不同（而这样的排列次序的不同是IEEE Verilog标准所同意的）， 却产生了不同的输出结果。这就是造成Verilog模块冒险和竞争现象的原因。为了避免产生竞争，理解堵塞和非堵塞赋值在运行时间上的区别是至关重要的。

堵塞赋值

堵塞赋值操作符用等号(即 = )表示。为什么称这样的赋值为堵塞赋值呢？这是由于在赋值时先计算等号右手方向（RHS）部分的值。这时赋值语句不同意不论什么别的Verilog语句的干扰，直到现行的赋值完毕时刻。即把RHS赋值给 LHS的时刻。它才同意别的赋值语句的运行。

一般可综合的堵塞赋值操作在RHS不能设定有延迟。(即使是零延迟也不同意)。

从理论上讲，它与后面的赋值语句仅仅有概念上的先后，而无实质上的延迟。

若在RHS 加上延迟。则在延迟期间会阻止赋值语句的运行, 延迟后才运行赋值，这样的赋值语句是不可综合的。在须要综合的模块设计中不可使用这样的风格的代码。

堵塞赋值的运行能够觉得是仅仅有一个步骤的操作：

计算RHS并更新LHS。此时不能同意有来自不论什么其它Verilog语句的干扰。 所谓堵塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再開始赋值的。

假设在一个过程块中堵塞赋值的RHS变量正好是还有一个过程块中堵塞赋值的LHS变量，这两个过程块又用同一个时钟沿触发，这时堵塞赋值操作会出现故障，即假设堵塞赋值的次序安排不好，就会出现竞争。若这两个堵塞赋值操作用同一个时钟沿触发。则运行的次序是无法确定的。以下的样例能够说明这个问题。

[例1]. 用堵塞赋值的反馈振荡器

module fbosc1 (y1, y2, clk, rst);

output y1, y2;

input clk, rst;

reg y1, y2;

always @(posedge clk or posedge rst)

if (rst) y1 = 0; // reset

else y1 = y2;

always @(posedge clk or posedge rst)

if (rst) y2 = 1; // preset

else y2 = y1;

endmodule

依照IEEE Verilog 的标准，上例中两个always块是并行运行的。与前后次序无关。假设前一个always块的复位信号先到0时刻，则y1 和y2都会取1，而假设后一个always块的复位信号先到0时刻，则y1 和y2都会取0。这清楚地说明这个Verilog模块是不稳定的会产生冒险和竞争的情况。

非堵塞赋值

非堵塞赋值操作符用小于等于号 (即 <= )表示。为什么称这样的赋值为非堵塞赋值？这是由于在赋值操作时刻開始时计算非堵塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非堵塞赋值的RHS表达式和更新LHS期间，其它的Verilog语句，包含其它的Verilog非堵塞赋值语句都能同一时候计算RHS表达式和更新LHS。非堵塞赋值同意其它的Verilog语句同一时候进行操作。非堵塞赋值的操作能够看作为两个步骤的过程：

1) 在赋值时刻開始时，计算非堵塞赋值RHS表达式。

2) 在赋值时刻结束时，更新非堵塞赋值LHS表达式。

非堵塞赋值操作仅仅能用于对寄存器类型变量进行赋值。因此仅仅能用在"initial"块和"always"块等过程块中。非堵塞赋值不同意用于连续赋值。

以下的样例能够说明这个问题：

[例2]. 用非堵塞赋值的反馈振荡器

module fbosc2 (y1, y2, clk, rst);

output y1, y2;

input clk, rst;

reg y1, y2;

always @(posedge clk or posedge rst)

if (rst) y1 <= 0; // reset

else y1 <= y2;

always @(posedge clk or posedge rst)

if (rst) y2 <= 1; // preset

else y2 <= y1;

endmodule

相同，依照IEEE Verilog 的标准，上例中两个always块是并行运行的，与前后次序无关。不管哪一个always块的复位信号先到。 两个always块中的非堵塞赋值都在赋值開始时刻计算RHS表达式，，而在结束时刻才更新LHS表达式。所以这两个always块在复位信号到来后,在always块结束时 y1为0而y2为1是确定的。

从用户的角度看这两个非堵塞赋值正好是并行运行的。

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掌握可综合风格的Verilog模块编程的八个原则会有非常大的帮助。

在编写时牢记这八个要点能够为绝大多数的Verilog用户解决在综合后仿真中出现的90-100% 的冒险竞争问题。

1) 时序电路建模时，用非堵塞赋值。

2) 锁存器电路建模时，用非堵塞赋值。

3) 用always块建立组合逻辑模型时，用堵塞赋值。

4) 在同一个always块中建立时序和组合逻辑电路时。用非堵塞赋值。

5) 在同一个always块中不要既用非堵塞赋值又用堵塞赋值。

6) 不要在一个以上的always块中为同一个变量赋值。

7) 用$strobe系统任务来显示用非堵塞赋值的变量值

8) 在赋值时不要使用 #0 延迟