【校招Verilog快速入门】基础语法篇：VL4、移位运算与乘法

描述

题目描述：

已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）

信号示意图：

波形示意图：

输入描述：
输入信号 d, clk, rst
类型 wire
在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述：
输出信号 input_grant out
类型 reg

题解

题意整理
1、在硬件中进行乘除法运算是比