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【校招Verilog进阶挑战】 时序逻辑篇：VL16 占空比50%的奇数分频

逻辑 进阶 挑战 Verilog 时序 校招 50% 奇数
2023-09-11 14:20:35 时间

文章目录

题目

描述

设计一个同时输出7分频的时钟分频器，占空比要求为50%

注意rst为低电平复位

信号示意图：

在这里插入图片描述

波形示意图：

在这里插入图片描述

输入描述：
输入信号 clk_in rst
类型 wire

输出描述：
输出信号 clk_out7
类型 wire

题解

在这里插入图片描述

`timescale 1ns/1ns

module odo_div_or

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