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【Verilog基础】逻辑综合(3)逻辑综合中如何施加时序约束

逻辑基础 如何 约束 综合 Verilog 时序
2023-09-11 14:20:35 时间

DC 是一个约束驱动的综合工具,它的综合结果是跟设计的施加的一些时序约束条件密切相关的。 DC 的综合过程其实是一个不断迭代的过程,我们去拿 RTL 代码去做综合,如果发现不满足时序约束的需求, 我们需要重新去修改 RTL 代码,然后再来做综合, 一直迭代到时序满足需求。

时序约束

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