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【校招Verilog快速入门】时序逻辑篇:VL21、 根据状态转移表实现时序电路(FSM看这个就够了)

逻辑状态入门 实现 快速 根据 这个 Verilog
2023-09-11 14:20:35 时间
  • 三段式:三个always块,一个always模块采用同步时序描述状态转移;一个always采用组合逻辑判断状态转移条件,描述状态转移规律;第三个always块使用同步时序描述状态输出,寄存器输出。
  • 三段式中使用next_state,next_state状态是箭头结束的方向;两段式中使用curr_state,curr_state状态是箭头起始的方向。
  • 野火新两段式中的state本质就相当于curr_state,

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