基于LIF模型的SNN脉冲神经网络的verilog程序开发

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/07/13 05:46:04
// Design Name: 
// Module Name: LIF_Vt
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

module LIF_Vt(
             input i_clk,
             input i_rst,
             input signed[15:0]i_Vtn,
             input signed[15:0]i_deltat,
             input signed[15:0]i_tao,
             input signed[15:0]i_stn1,i_stn2,i_stn3,
             input signed[15:0]i_W1j,i_W2j,i_W3j,
             output signed[15:0]o_Vtn1,
             //test
             output signed[15:0]o_exp,
             output signed[15:0]o_dat1,
             output signed[15:0]o_dat2,