虚拟机：VMware-workstation-full-14.0.0.24051
环 境：ubuntu 18.04.1
应用工具：VCS（verilog compiled simulator，编译型代码仿真器）

当你看到这篇文章的时候，verilog基础语法我大致就学习完了，接下来我打算是巩固这段时间的学习，会找一些题练手，会花一小部分时间把一些题整理出来供大家参考（有些图比较丑，大家将就看看就行）。

练习1

  1. 填空练习，这道题主要是根据电路图，把程序填入合适的位置，毕竟是硬件描述语言，心中有电路。

练习2

  2.假设已有全加器模块FullAdder.若有一个顶层模块调用此全加器，连接线分别为W4,W5,W3,W2和W1。请在调用时正确地填入I/0的对应信号。

练习3

  3.测试模块，没有输入、输出端口，请将相应项填人合适的位置

练习4

  4.指出下面几个信号的最高值和最低值

练习5

  5.P，Q，R都是4bit的输入矢量，哪一种表达形式是正确的

练习6

   6.选正确答案

练习7

  7.下面几条语句中的变量类型是什么。

练习8

  8.下面模块Cin,Count,C3,C5的类型。

作者：xlinxdu
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