Verilog 设计异步FIFO (2)
异步 设计 Verilog FIFO
2023-09-14 09:13:05 时间
引言
本篇博客做一个异步FIFO的设计。给出设计代码、TEST_BENCH、仿真结果,以及板级验证。
验证平台:A-7系列开发板(FPGA:xc7a35tfgg484-2)
开发环境:Vivado 2018.3
本篇博文接上篇,利用已设计的FIFO进行板级调试。
应用说明
将 100MHz 采样得到的 1MHz 正弦信号 内插一倍;
内插规则:内插当前采样值;
如:100M 采样 12,13,14,21,……;
内插后,序列1 :12 ,12 ,14 ,14 ,……;序列2:13,13,21,21,……
设计源码
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