设计FIFO深度

设计FIFO深度

假设FIFO的写时钟为100MHZ，读时钟为80MHZ。在FIFO输入侧写数据侧，每100个时钟，写入80个数据，FIFO读出侧每个时钟读出一个数据。设计合理的FIFO深度，使FIFO不会溢出。
如果读出侧每3个时钟读出1个数据，请问FIFO深度又是多少？

高电平代表写，低电平代表没有写
瞬时带宽最大：背靠背的时钟周期时，数据压力最大。此处就是前100时钟周期的后80个时钟周期写，后100个时钟周期的前80个时钟周期写。

令写和读都是同时启动，写完160个数据时刻，FIFO中剩余x个数据，实际读出的数据就是160-x。写完160数据的时间和读出160-x时间是一致的。(同时读写-就是同时读写)
160*10ns = (160 - x )*12.5ns
x= 32

如果读出侧每3个时钟读出1个数据，请问FIFO深度又是多少？

160*10ns = (160 - x )*12.5 *3/1
x=128