【SystemVerilog 之 接口】~ Interface
接口 interface SystemVerilog
2023-09-14 09:10:01 时间
1. 接口 interface
1.1 什么是接口?
1.2 为什么要用接口呢(优势)?
答 : 接口 可以带来很多便利,就好像Java中的对象一样,只需要定义一次,需要的时候拿来做例化就可以了。不用接口也可以,但如果我们的需求发生改变,那我们要改的东西那可就太多了,不利于维护。
1.3 举例说明
比如我们需要测试一下 Arbiter 这个模块。
用接口实现:
1.4 接口的定义与使用
1.4.1 练习
-
哪些语句可以在interface中定义呢?
答:参数、输入输出端口、函数和任务、过程语句块。 -
module中90%以上在interface中都适用,那差别在哪呢?
答:module中可以例化module和interface,但是interface中只能例化interface,不能例化module。
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