FPGA设计-时序约束
设计 FPGA 约束 时序
2023-09-14 09:09:26 时间
| 数据到达时间 | DAT=启动沿+Tclk1+Tco+Tdata； |
| 数据保持需要时间 | DRTh=锁存沿+Tclk2+Th |
| 建立时间裕量（Setup Slack） | Setup Slack=DRTsu-DAT |
| 保持时间裕量（hold slack） | hold slack = DAT – DRTh |
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