重温FPGA开发24
重温FPGA开发35
FIFO模型与场景应用 FIFIO first in first out 只能顺序存取 FIFO的基本场景？ FPGA内部有个计数器，以50MHz的频率计数，此时，我
日期 2023-06-12 10:48:40
重温FPGA开发33
RGB TFT显示屏原理与驱动实现 TFT触摸显示屏模块介绍 位宽换成16位，多出来的引脚，不分配或者分配到空 没有分配引脚的话，会报错。但是也有解决方案。 在XDC里面加入这
日期 2023-06-12 10:48:40
重温FPGA开发31
时钟管理单元介绍与应用 B的物理意义是 频率控制字，Fclk越大能够输出的频率Fout越大，将Fclk提高到125M，从硬件的角度，开发板上只有一个50Mhz的有源
日期 2023-06-12 10:48:40重温FPGA开发30
基于AD9767高速ADC的DDS信号发生器 希望做一个双通道的信号发生器输出 能够简单的调整每个通道的频率输出（通过按键来循环切换几个固定的频率输出）1\10\100\1000\10000
日期 2023-06-12 10:48:40重温FPGA开发26
认识、理解并运用FPGA中的存储器 某芯片，有500个寄存器，需要在上电的时候由FPGA向这些寄存器中写入初始值，初始值已经通过相应的文档给出了具体值哦，这些值都是已
日期 2023-06-12 10:48:40重温FPGA开发23
使能时钟和门控时钟的原理与差异 时钟质量在FPGA设计中重要的原因 假设寄存器分频出来的信号来触发D触发器 因此在第二种方式中，可能会破坏D触发器的 建立时间和保持时间。会导致D触发器的输出会出现不同
日期 2023-06-12 10:48:40
重温FPGA开发22
数码管段码显示与动态扫描原理和实现 多位数码管： 对于三位的共阴极数码管 第0.001秒：让数码管0的a亮，其他数码管全灭，sel0 为高电平，
日期 2023-06-12 10:48:40重温FPGA开发10
verilog 基础语法与应用3 verilog中的阻塞赋值和非阻塞赋值 // 这里既不是阻塞也不是非阻塞 always@(*) case(a,b,c) 0:out=8'b00000001;
日期 2023-06-12 10:48:40重温FPGA开发9
受控线性序列机 第六题：每隔10ms，让LED灯的一个8状态循环执行一次（每个状态的变化时间值小一点，方便测试，比如设置为10us）
日期 2023-06-12 10:48:40重温FPGA开发7
让8个LED等以不同的频率闪烁 使用参数化设计方法实验 led_run8.v module led_run8( input Clk; input Reset_n; output reg Led; parame
日期 2023-06-12 10:48:40重温FPGA开发6
1 verilog 语法学习与应用 计数器实验升级，设计让8个LED灯以每个0.5s的速率循环闪烁（跑马灯） 通过本课程引入一些verilog语法 方式1： mo
日期 2023-06-12 10:48:40重温FPGA开发5
1 时序逻辑设计之计数器 时序逻辑基本概念（相较于之前的三八译码器组合逻辑电路） 计数器基本概念，基本的4位加法器结构图 设计一个以1秒钟频率闪烁的LED灯（亮
日期 2023-06-12 10:48:40
重温FPGA开发4
1. 3-8 译码器设计 将3位的输入信号输出8位的输出信号。 通过三个信号来控制8个信号的组合。 2. 创建vivado工程 2.1 设计定义 3个输入，8个输出 a 画框图 b Verilog
日期 2023-06-12 10:48:40