重温FPGA开发38
重温FPGA开发38
slave fifo 接口设计 512字节：假设FX2 芯片内部的端点被配置为了512字节深度，那么FX2 芯片只有等待该端点中数据满了（达到512字节）ÿ
日期 2023-06-12 10:48:40
重温FPGA开发32
VGA成像原理与时序详解 VGA、RGBTFT、HDMI 显示，VGA是最基础的 在基于FPGA的数字系统设计中，VGA显示实验是一个大家绕不开的话题，毕竟使用FPGA就能驱动平
日期 2023-06-12 10:48:40重温FPGA开发28
DDS信号发生器 通信系统里的调制解调 DDS 即数字合成器，是一种新型的频率合成技术，具有相对带宽大，频率转换时间短、分辨率高和相位连续性好等优点。较容易实现频率、相位以及幅度
日期 2023-06-12 10:48:40重温FPGA开发22
数码管段码显示与动态扫描原理和实现 多位数码管： 对于三位的共阴极数码管 第0.001秒：让数码管0的a亮，其他数码管全灭，sel0 为高电平，
日期 2023-06-12 10:48:40
重温FPGA开发17
使用串口来控制LED工作状态 使用串口发送指令到FPGA，来控制第4个实验的开发板上的LED灯的工作状态。 实验：让LED灯按照指定的亮灭模式亮灭，亮灭模式未知，由
日期 2023-06-12 10:48:40
重温FPGA开发15
串口接收原理与思路 前面完成了串口发送，现在反过来看，如何完成串口接收呢？ 把里面的8位数据解出来。 接收主要是读电平状态， 低电平概率比较小，所
日期 2023-06-12 10:48:40
重温FPGA开发11
串口通信发送原理 奇奇怪怪的知识 波特率：就是之前说的实验led最基本的时间单位，和这里波特率是一个意思。高电平持续多少时间，低电平持续多少时间 一个起始位，
日期 2023-06-12 10:48:40重温FPGA开发10
verilog 基础语法与应用3 verilog中的阻塞赋值和非阻塞赋值 // 这里既不是阻塞也不是非阻塞 always@(*) case(a,b,c) 0:out=8'b00000001;
日期 2023-06-12 10:48:40重温FPGA开发4
1. 3-8 译码器设计 将3位的输入信号输出8位的输出信号。 通过三个信号来控制8个信号的组合。 2. 创建vivado工程 2.1 设计定义 3个输入，8个输出 a 画框图 b Verilog
日期 2023-06-12 10:48:40
重温FPGA开发3
vivado 基本开发流程 1 vivado创建工程 2 mux2 二选一 输入a b 控制信号 SEL 输出out 端口属性 a b sel 输入 out 输出 SEL = 1 out = a SEL
日期 2023-06-12 10:48:40重温FPGA开发 2
1. FPGA开发流程 Verilog 语法状态机，线性序列机学习仿真 写一套硬件描述语言，能够在指定的硬件平台上实现相应的功能。 让程序在目标板上正常工作（功能正常、性能稳定&
日期 2023-06-12 10:48:40重温FPGA开发 1
1. 学习如何写代码 2. 勤思考 多调试，多思考 3. 多动手 Verilog 语法， FPGA常见的设计方法。自己写代码，网上下载代码自己修改进行使用，使用
日期 2023-06-12 10:48:40