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Quartus II 13.1的安装及使用
文章目录
一、下载安装注册
链接:https://pan.baidu.com/s/1QHvxykDfvoExBOoT4QWu_g
提取码:2000
1.解压压缩包
2.更改安装位置
3.选择安装内容
4.时间较长,慢慢等待
5.选择ok
6.下载文件
链接:https://pan.baidu.com/s/16GnGbr4v-EFKF0VZYUArsg
提取码:766d
7.文件的使用
-
将刚才下载的文件移动到刚才软件安装位置
...quartusin64
下面,然后点击运行,在点击应用
-
在安装目录下方生成一个license文件,点击保存
-
然后退出即可
- 运行软件
- 选择“tools”下方的“license setup”后,会弹出如下窗口,将ID复制即可
- 然后用记事本打开前面步骤保存的license文件,将上一步所复制的 NIC ID替换掉 “XXXXXXXXX” 就完成了注册
- 重新打开软件,看是否注册成功
- 添加器件库
参考文献:Quartus II添加器件库方法
二、设计D触发器
2.1 新建工程
设置第三方EDA工具,此处是对Quartus II软件的介绍,就直接Next
2.2 创建原理图和VWF文件
选择4个与非门NAND2和一个非门not
通过工具栏上面的输入输出,以及连线工具设计出电路图
点击编译
编译完成
点击RTL Viewer,可以查看硬件电路图
创建vwm格式波形文件,输入激励源
添加Node or Bus…
选择自己的项目
结果如下:
2.3 时序波形仿真
选中输入信号a,产生时钟信号,可以双击某一段信号进行编辑
点击编译
解决办法如下:
连接modelsim
然后返回编译波形图,进行仿真
三、调用D触发器
3.1 新建工程
过程同上面一样
3.2 创建原理图和VWF文件
器件选择D触发器
编译后,生成原理图
创建VWF文件,同上面一样
3.3 波形仿真
功能仿真:
时序仿真:
通过功能仿真和时序仿真的结果对比可以发现,时序仿真存在时延,更加和实际结果相匹配。
四、用Verilog语言写D触发器
4.1 新建工程
方法同上
4.2 编写Verilog文件
创建Verilog文件
点击File->New,选中Verilog
代码如下:
//work是文件名
module work(d,clk,q);
input d;
input clk;
output q;
reg q;
always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
begin
q <= d;//上升沿有效的时候,把d捕获到q
end
endmodule
编译文件
4.3 查看生成的电路图
4.4 波形仿真
五、参考文献
Quartus-II13.1三种方式实现D触发器及时序仿真
【FPGA——工具篇】:Modelsim SE-64 10.4下载、破解、安装过程
Modelsim SE版本的安装及使用方法
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